Задержка PIN-2-Logic в EPM7128S

[lizard66]

Нужно внести небольшую (10-20 nS) задержку от входного пина ко всей внутренней логике. Не могу найти эту функцию в “Assignment Editor”. Просветите, пожалуйста, чайника, существует такая возможность в epm7128S или придется лепить задержку «снаружи». Боюсь, если врезать несколько последовательных элементов, то компилятор в процессе компиляции и оптимизации их уберет.

PS: Quartus v9.1 , проект в «Block Diagram/Schematic File»

[ForcePoint]

ЕМНИП - нет такого библиотечного элемента. Если есть какой-либо тактовый сигнал - можно попробовать воспользоваться им. Либо переработать схему так, что-бы исключить "логические гонки" (они-же "race condition" или "logic hazard").

то компилятор в процессе компиляции и оптимизации их уберет.

Да, уберёт. Можно объявить кусок не подлежащим оптимизации.

[lizard66]

Если есть какой-либо тактовый сигнал - можно попробовать воспользоваться им.

Есть условно два тактовых SDA и SCL , формируемые внешним I2C мастером.

Либо переработать схему так, что-бы исключить "логические гонки" (они-же "race condition" или "logic hazard").

Боюсь, на это уже нет места.

ЕМНИП - нет такого библиотечного элемента.

Честно говоря я имел ввиду не библиотечный элемент, а назначение специальных свойств пину. На «марсоходе» вскользь упомянуто так:

[raxp]

я имел ввиду не библиотечный элемент, а

без генератора никак, только имитировать "Можно объявить кусок не подлежащим оптимизации. "

Например использовать типовое время задержки на элемент из даташита:

только эта задержка будет плавать от температуры и питания. Термостатируете. А может вам и не нужна точность, цель то конечная не указана.

[lizard66]

А может вам и не нужна точность, цель то конечная не указана.

Точность не нужна. Если в двух словах, то имеется два внешних сигнала квадратной шины, которые формирует внешний мастер на МК причем с использованием аппаратного TWI, поэтому повлиять программно на фазу SCL и SDA я не могу. Заливаемая в ПЛИС схема отлажена в протеусе с учетом внутренних задержек в элементах. После компиляции в квартус оптимизатор накрутил так, что сигнал SDA обгоняет SCL. Согласно стандарту I2C при передаче байта все изменения на SDA происходят только при низком потенциале SCL, кроме состояний СТОП и СТАРТ. Так вот в результате трудов оптимизатора, смена состояния SDA с «1» в «0» происходит до того, как SCL оказывается в «0» и это воспринимается остальной логикой как появление состояния «СТОП». Учитывая вышеизложенное, что бы решить проблему необходимо задержать на входе сигнал SDA относительно SCL. Надеюсь, изложил максимально понятно.

"Можно объявить кусок не подлежащим оптимизации. "

Как растолковать оптимизатору не трогать вот такой фрагмент:

[DanilinSA]

После компиляции в квартус оптимизатор накрутил так, что сигнал SDA обгоняет SCL.

Асинхронный дизайн? Попробуй переписать на синхронный. Там подобные ситуации исключены.

[niXto]

lizard66
Для и2с все тайминги измеряются в микросекундах

[omercury]

Там похоже за 3 месяца уже всё решили.