Собрать АЛУ

[Alex9797]

Просто добавляется один нулевой младший разряд.

Куда? В пустоту? У конкретного регистра всего один нулевой разряд. И что, добавить еще один?
Без схемы сдвига все равно не обойтись в операции деления.

[avp94]

Зачем ту схема сдвига? Число C умножается на константу - на 2. Просто добавляется один нулевой младший разряд.

Поделитесь, если не секрет, а как это выглядит на схеме железяки.

[pambaru]

Это выглядит как провод, замкнутый на GND
Схему рисовать влом.
А если, к примеру, на верилоге, то так (просто пример):

//Result=A+B+C+C+D

wire [3:0] A,B,C,D;
wire [4:0] Cx2;
wire [7:0] result;
assign Cx2={C, 1'b0};
assign Result={4'h0, A}+{4'h0, B}+{3'h0, Cx2}+{4'h0, D}; 

P.S. Конечно можно назвать assign Cx2={C, 1'b0}; схемой сдвига.
Но я склоняюсь все же к тому, что схемой сдвига можно назвать тактируемую схему, типа
regC‹={regС[2:0],1'b0};
А здесь все же "жесткое добавление" нуля справа. На схеме выглядит как добавление проводника на GND.

[Andrey_AHAHAC]

Это меняет дело. Тогда можно преподу отнести и ту схему, что в первом посту. А на его вопрос - "что это?", ответить - "Не знаю. Такое решение".

Шутку юмора оценил

Ребят, распишете по пунктам как спроектировать деление, пожалуйста.

[avp94]

А если, к примеру, на верилоге, то так (просто пример):

А это не схема , это описание.

[pambaru]

А это не схема , это описание.

Любую цифровую схему можно описать на верилоге.
Ну и обратно, в некоторых случаях, также.
В данном случае, assign Cx2={C, 1'b0}; - в чистом виде схема - соединение проводников.
Суммирование - тут уже идут логические элементы.

[avp94]

Любую цифровую схему можно описать на верилоге.

ТС надо нарисовать, а описание работы, только на более высоком уровне, дал преподаватель.

[pambaru]

Ребят, распишете по пунктам как спроектировать деление, пожалуйста.

Простой схемы тут однозначно не получится.
Либо это будет какая-то тактируемая схема, реализующая примерно такой алгоритм:
1. Выставляем делимой и делитель
2. Подаем строб "старт", защелкиваем в регистр R1 делимое, регистр результат Res обнуляем.
3. По каждому такту вычитаем из регистра R1 делитель, до тех пор, пока содержимое R1 не станет меньше делителя, на каждом такте инкрементируя регистр Res.
Как только R1 стал меньше делителя переходим к п.4
4. Выдаем на выход сигнал готовности и регистр Res.
Т.е., получаем конечный автомат, схема будет непростая.

Более простой вариант - прошитое ПЗУ с кол-вом адресных входов равным сумме разрядов делимого и делителя.
Схема в этом случае простейшая асинхронная (без тактирования).

[Andrey_AHAHAC]

Простой схемы тут однозначно не получится.
Либо это будет какая-то тактируемая схема, реализующая примерно такой алгоритм:
1. Выставляем делимой и делитель
2. Подаем строб "старт", защелкиваем в регистр R1 делимое, регистр результат Res обнуляем.
3. По каждому такту вычитаем из регистра R1 делитель, до тех пор, пока содержимое R1 не станет меньше делителя, на каждом такте инкрементируя регистр Res.
Как только R1 стал меньше делителя переходим к п.4
4. Выдаем на выход сигнал готовности и регистр Res.
Т.е., получаем конечный автомат, схема будет непростая.

Более простой вариант - прошитое ПЗУ с кол-вом адресных входов равным сумме разрядов делимого и делителя.
Схема в этом случае простейшая асинхронная (без тактирования).

Звучит все устрашающе непонятно.

[pambaru]

Если все же нужно асинхронно, на логике, без ПЗУ, то расписать все состояния вход-выход в таблице, минимизировать по картам Карно, к примеру (Гугл в помощь), и нарисовать результат на логике на формате листа А0